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台積公司宣佈成功推出支援20奈米製程與CoWoS（Chip on Wafer on Substrate）技術的設計參考流程，展現了該公司在開放創新平台（Open Innovation Platform, OIP）架構中支援20奈米與CoWoS技術的設計環境已準備就緒。

台積公司20奈米參考流程採用現行經過驗證的設計流程協助客戶實現雙重曝影技術（Double Patterning Technology, DPT），藉由雙重曝影技術所需知識的佈局與配線（Place and Route）、時序（Timing）、實體驗證（Physical Verification）及可製造性設計（Design for Manufacturing, DFM），電子設計自動化（EDA）領導廠商通過驗證的設計工具能夠支援台積公司20奈米製程；通過矽晶片驗證的CoWoSTM參考流程則能夠整合多晶片以支援高頻寬與低功耗應用，加速三維積體電路（3D IC）設計產品的上市時間，晶片設計業者亦受惠於能夠使用電子設計自動化廠商現有的成熟設計工具進行設計。

台積公司研究發展副總經理侯永清博士表示：「這些參考流程完整地提供了晶片設計業者台積公司先進的20奈米與CoWoSTM技術以協助他們儘早開始設計開發產品，對於台積公司及其開放創新平台設計生態環境夥伴而言，我們的首要目標在於能夠及早並完整地提供先進的矽晶片與生產技術給我們的客戶。」

20奈米參考流程

台積公司20奈米參考流程藉由雙重曝影技術所需的知識協助客戶實現20奈米晶片設計，降低設計的複雜度並且提供必要的準確性；實現雙重曝影的要素包括預先分色（pre-coloring）能力、新的電阻電容擷取（RC Extraction）方法、雙重曝影技術簽核（Sign Off）、實體驗證、以及可製造性設計。此外，台積公司與設計生態環境夥伴提供與雙重曝影技術相容的20奈米矽智財設計，加速客戶採用20奈米製程。

CoWoS參考流程

CoWoS參考流程能夠實現三維積體電路多晶片的整合，這套新的CoWoS參考流程僅對現行設計方法做最小的改變，使得三維積體電路的轉換能夠順利進行。該流程涵蓋了從金屬凸塊、金屬墊、中介層到C4凸塊之間進行佈局與繞線時的管理；創新的凸塊組合結構；針對晶片之間高速連結所需的準確擷取與信號一致性分析；從晶片到封裝到系統的熱分析（Thermal Analysis）；以及晶片級（Die-level）與堆疊級（Stacking-level）測試所需的整合式三維積體電路測試方法。

客製化設計考流程與射頻參考設計套件

客製化設計參考流程能夠實現20奈米客製化佈局之雙重曝影，提供20奈米製程所需的解決方案，包括與模擬器的直接連結以驗證電壓相關的設計法則檢查（Voltage-dependent DRC）、整合佈局依賴效應（LDE）解決方案、以及高介電金屬閘極（HKMG）技術的處理。射頻參考設計套件則提供全新的高頻設計準則，包括60GHz射頻模型支援、以及高效能的電磁特性擷取（Electromagnetic Characterization），透過60GHz從前端至後端實作流程的範例與整合被動元件（Integrated Passive Device, IPD）的支援來協助客戶實現設計能力。

OIP係在晶片設計產業、台積公司設計生態系統合作夥伴以及台積公司的矽智財、晶片設計與可製造性設計服務、製程技術以及後段封裝測試服務之間加速即時創新。它擁有多個互通的設計生態系統介面以及由台積公司與合作夥伴協同開發出的構成要素，這些構成要素係由台積公司主動發起或提供支援。透過這些介面以及基本元件，可以更有效率地加速整個半導體產業供應鏈每個環節的創新，並促使整個產業得以創造及分享更多的價值。開放創新平台的成果包括參考流程、第三方矽智財驗證、台積公司元件庫矽智財、設計套件、以及線上設計網站。