2017/03/25 CMOS製程微縮將在2024年說再見？ @ 真乄科技業的頂尖投資團隊

根據致力於規劃新版半導體發展藍圖的工程師所提供的白皮書，傳統的半導體製程微縮預計將在2024年以前告終。值得慶幸的是，各種新型的元件、晶片堆疊和系統創新，可望持續使運算性能、功耗和成本受益。

在國際元件與系統技術藍圖(International Roadmap for Devices and Systems；IRDS)最新發表的一份白皮書中提到，「由於多間距、金屬間距以及單元高度同時微縮，使得晶粒成本迄今持續降低。這一趨勢將持續到2024年。」

在2024年以後，該白皮書中提到，「已經沒有足夠的空間佈局觸點，加上接觸多間距(CPP)微縮導致性能退化的結果，預計實體通道長度將因靜電程度惡化而在12nm飽和，CPP則在24nm飽和，以保留足夠的電源密度(~11nm)，使元件觸點提供可接受的寄生效應。」

IRDS是首度於1965年發佈的「國際半導體技術藍圖」(ITRS)之延伸版本。去年五月，IEEE接手後將它重新命名為IRDS，並擴展到涵蓋新型系統級技術。

IEEE預計將於11月在美國華府舉行的活動上正式發佈IRDS的第一個版本。新的白皮書象徵邁向更新版本的過渡階段。

在ITRS時代的許多白皮書都在介紹傳統的研究，例如CMOS微縮、新興元件與良率等。只有幾篇論文能不落俗套地介紹一些新的領域，例如系統互連，以及量子與神經系統等新型運算。

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半導體晶片將自2021年起面臨實體尺寸限制的挑戰（來源：IRDS）

在所有的白皮書中，所謂的「後摩爾定律」(More Moore)在文章中有最詳盡的介紹。它提供有關邏輯元件與記憶體元件尺寸與材料及其關鍵元件(如互連)的大量資訊。

例如，在白皮書中預測，FinFET可為實現高性能邏輯應用持續微縮到2021年；然而，在2019年以後，將開始轉向環繞式閘極(GAA)電晶體，並可能轉向需要垂直奈米線元件，屆時將會因為鰭片寬度微縮限制，而不再有閘極長度微縮的空間。」

該白皮書中並預測，插入高遷移率材料(如鍺)，可望使「驅動電流提高一個數量級」。

它還預測，隨著晶片製造商轉移到水平和垂直GAA電晶體，「2019年以後的寄生效應將隨設計規則緊縮而成為主要的旋鈕，預計寄生效應將在關鍵路徑性能發揮更大影響力。」

晶片堆疊和各種新興元件可望為CMOS以外的元件提高性能以及降低成本。「業界必須追尋3D整合路徑，如堆疊與單片3D (或序列整合)，以維持系統的性能與增加功率，同時保有成本優勢。」 IEEE研究員兼IRDS主席Paolo A. Gargini表示：「我們的研究團隊正致力於確認挑戰以及提議可能的解決方案，突破摩爾定律所定義的現有限制。」

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