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在28奈米(nm)及更小的先進製程技術發展下，漏電流功耗已經成為IC設計者最大考量之一，因其將使整個IC總體功耗增加30%50%。漏電流功耗的產生主要是因為電晶體即便處於關閉狀態，通道中仍然會有次臨限電流通過。

除漏電流功耗帶來的挑戰外，降低動態功耗也至關重要。降低供應電壓(Vdd)，又稱為Vdd縮減，是降低總體動態功耗最為有效的辦法。但這又給設計者帶來另一個難題：由於較低的供應電壓會導致電路洩漏更多，從而使得漏電流功耗增加。  

次臨限驅動的漏電流功耗主要受兩個因素影響：電性控制和臨界電壓變異。當技術發展到新一代製程時，為實現密度提升的期望，電晶體的尺寸必須縮小，而電性及變異都會因此受到影響。  

元件的電性通常以次臨界斜率(SS)和汲極引起之能障降低(DIBL)衡量。在先進的技術中，這些參數變得較差，嚴重影響到電路性能與漏電功耗間的權衡。這個問題對於行動應用和消費性多媒體應用尤其嚴重，因其依賴於降低供應電壓Vdd以減低動態功耗。  

關於變異，對於常規基體互補式金屬氧化物半導體(CMOS)製程而言，一個主要的問題是隨機摻雜擾動(RDF)，亦即電晶體通道中雜質原子的確切數目和位置的變異。RDF由於固有的隨機性，很難透過傳統的製程優化得到控制。在先進的技術製程中，因為尺寸縮小，通道內的原子數目很少，統計平均受到限制，因而對這種效應更為敏感。對於65奈米以下的節點，常規基體CMOS中超過60%的電壓臨界值(VT)變異是由RDF引起。  

全耗盡型電晶體露曙光 

業界普遍認為近期內解決變異和電性控制的最好辦法是轉向全耗盡型電晶體，包括三維(如FinFET)和平面(如FD-SOI或是SuVolta的Deeply Depleted Channel, DDC技術)。  

經過10多年的深度研發，FinFET概念終於隨著近期英特爾(Intel)新的中央處理器(CPU)產品線的啟動而商品化。該產品使用英特爾所謂的三閘(Tri-Gate)在最新的22奈米技術上實現。英特爾採用這項技術並清楚表明FinFET很適合高效能CPU應用。  

然而，在行動產品市場中，價格和功耗對於系統單晶片(SoC)而言是主要考量因素。高度複雜的3D元件製造所要求的製程複雜度和成本皆大幅高於常規基體平面元件。此外，SoC與CPU相較下需要更多的元件類型，其中一些單靠FinFET技術達成有潛在的困難，例如控制輸入/輸出(I/O)元件中閘極引起的汲極漏電流。基於上述考量，3D元件並非行動SoC的理想選擇。  

另一項近期受到關注的全耗盡型元件製造技術是全耗盡型SOI(FD-SOI)。意法半導體(STMicroelectronics)最近宣布將採用該項技術製造部分類型的行動SoC。據報導指出，使用FD-SOI技術製造的電路樣品手機可以透過降低供應電壓減少靜態隨機存取記憶體(SRAM)功耗達40%。但是，該項技術在特定市場的採用會受限於高成本，以及與關鍵的應力放大技術(如嵌入式SiGe S/D)之有效整合難度。  

DDC技術降低功耗 

SuVolta技術人員充分體認到FinFET和FD-SOI技術的優勢及挑戰，重新定義平面基體CMOS電晶體和相關電路，在毋需新的製造設備或設計架構的前提下，大幅降低功耗。其中，SuVolta的DDC低功耗技術已證明可以減低功耗達50%並維持原有運行速度。圖1顯示該項耗盡架構的基本原理。在典型應用中，DDC通道包含未摻雜或輕度摻雜區、VT設定區及篩選區幾個區域。  

圖1 DDC耗盡架構的基本原理

未摻雜或輕度摻雜區 

未摻雜或輕度摻雜區去除通道中的雜質以形成深度耗盡通道，可以減小隨機摻雜擾動，從而實現降低VDD，並提高載流子遷移率以增加有效電流。  

VT設定區 

VT設定區設定電晶體臨界電壓而不影響載流子遷移率。該區也將改善傳統電晶體的VT分布。