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根據拆解分析機構 Techinsights 最近對目前市面上先進DRAM記憶體單元(cell)技術所做的詳細比較分析發現，雖然已有部分預測指出 DRAM 記憶體單元將在 30奈米製程遭遇微縮極限，但各大DRAM製造商仍將持續朝2x奈米甚至1x奈米節點前進。
Techinsights 最近分析了包括三星(Samsung)、SK海力士(Hynix)、美光(Micron)/南亞(Nanya)與爾必達(Elpida)已量產的3x奈米SDRAM記憶體單元陣列結構之製程技術與元件架構，推論該技術仍有進一步微縮的空間，而共同解決方案是結合埋入式字元線(buried wordlines，b-WL)與鰭狀存取電晶體(fin-shaped access transistors)。

Techinsights指出，在DRAM單元架構發展時程表上，目前的低3x奈米節點在製程技術整合上的最重要元素，是如何有效提升存取MOSFET的通道長度(channel length)，以及如何將DRAM單元陣列上的儲存電容區域(storage capacitor area)微縮。

而擁有鞍型(saddle shaped)──或大型鰭式(bulky fin-type)──通道配置的埋入式金屬字元線，是推動3x/2x奈米存取電晶體繼續微縮的關鍵解決方案，因為具備控制良好的閾值電壓(threshold voltage)以及超低洩漏電流；此外，該種架構的元件具備較大通道寬度與長度，對短通道效應與較高的啟動電流(on-current)有較佳的免疫力。

上述四家記憶體廠商都是採用類似的製程生產內凹(recess)、鰭式電晶體；該種鰭狀電晶體如下圖所示。美光與SK海力士的大型鰭式電晶體外觀有點類似梯形，而根據整合通道寬度與長度的估計，美光/南亞的單元電晶體通道寬度最大，爾必達電晶體的通道長度是最長的。

比較三星、SK海力士、美光/南亞與爾必達四家廠商的記憶體單元電晶體架構

在埋入式字元線閘極材料部分，三星是採用電阻高於鎢(tungsten，化學符號為W)的TiN金屬，與其他三家廠商不同；在字元線堆疊部分，所有廠商的記憶體元件都是採用以鎢為基礎的材料，不過鎢層與多晶矽層之間的屏障材料，則各家廠商都不相同。

儲存電容微縮

為了微縮儲存電容，金屬-絕緣-金屬(metal-insulator-metal ，MIM)電容器需要相對應於約當次1奈米厚度二氧化矽(SiO2)的特定電容量，以及高K電介質(high-k dielectrics)、超低洩漏電流，以及高度保角(highly conformal)沉積方法。

在二氧化鋯(ZrO2)層之間加入一層超薄的三氧化二鋁(Al2O3)，以及W/TiN電極，是製作3x奈米記憶體單元的關鍵解決方案。Techinsights指出，所有記憶體大廠都藉由採用相同的TiN (陽極)-ZrO2-Al2O3-ZrO2-TiN (底層電極)多層堆疊電容──稱為ZAZ-TIT電容，來克服3x奈米記憶體單元的製造挑戰(如下圖)。

各家廠商的記憶體單元電容結構

在二氧化鋯層之間加入薄薄的三氧化二鋁，是為了抑制洩漏電流；該電介質在3D圓柱狀電容器節點的物理厚度，則是製程進一步微縮的另一個挑戰。大多數3x奈米DRAM單元電容器，是採用整體厚度約7~9奈米的多層式電介質，這意味著未來1x奈米DRAM單元架構將會迫切需要進一步縮減該物理性電介質厚度。

多數廠商在TiN頂部電容器上採用矽鍺(SiGe)層，除了美光/南亞是採用鎢層。SK海力士採用了雙層式的多晶矽插栓(plug)，來連結儲存節點與汲極區(drain region)，爾必達則是採用雙層W/TiN與多晶矽插栓。

採用機械強化儲存高度(Mechanically Enhanced Storage Height，MESH)結構可增加記憶體單元的高度，以支撐電容器；三星、SK海力士與爾必達在這部分都是採用單層氮化物，美光/南亞則是採用雙層氮化物來支撐圓柱狀電容。根據估算，SK海力士的SDRAM20單元比其他廠商元件擁有更大的記憶體單元電容量。

在陣列區採用三阱製程

Techinsights的拆解分析也發現，大多數埋入式字元線SDRAM元件，在陣列區(array region)都是採用三阱製程(triple well process)；這種技術是在p型基板上，將一個p型阱(p-well)嵌入到n型阱(n-well)中。

不過美光/南亞的31奈米SDRAM單元陣列，則是採用「四阱(quadruple well)」製程，也就是在一個較深的p型阱上，將一個較淺的p型阱嵌入較深的n型阱，該較深的p型阱則是位於輕微摻雜(lightly doped)的塊狀n型基板內。

由該種6F²記憶體陣列單元的佈局圖來看，不同廠商元件的活性(active)/淺溝渠隔離(Shallow trench isolation，STI)形狀、傾斜角度(slanted angle)與字元線沉積各自不同，如下圖所示。

各家廠商6F²記憶體單元陣列佈局圖比較

三星與SK海力士擁有相同的交錯虛線(staggered dash-line)形式活性區佈局設計，與美光/南亞的直線式活性區佈局不同，但前者需要額外的隔離字元線。美光/南亞元件的活性區圖案傾斜角度比其他廠商都大，這意味著記憶體單元的儲存節點觸點(storage node contact)與STI間距(pitch)有更大的空間可以利用。

為因應來自智慧型手機、平板裝置等非PC裝置對DRAM的強勁需求，以及PC用DRAM市場的穩定成長，DRAM記憶體單元架構的進一步微縮確實有其必要。

拜新一代半導體製程與元件設計技術之賜──包括高數值孔徑氟化氬(high-NA ArF)浸潤式微影技術與雙重圖形(double patterning)、大型鞍鰭式電晶體(bulky saddle-fin transistors)與埋入式字元線等──DRAM單元陣列可望持續朝30奈米甚至20奈米節點以下微縮。

有一種無電容(capacitor-less) DRAM單元架構，包括將浮體單電晶體DRAM (1T-DRAM)結合絕緣上覆矽(SOI)技術，正在針對20奈米以下製程節點進行開發；同時，所謂的1T-1C (單電晶體-單電容) DRAM記憶體單元製程整合技術也已經足夠成熟，可運用於20奈米甚至20奈米以下節點，只要產業界能開發出、並進一步最佳化電容電介質。

擁有較大的通道長度與寬度之無捕陷(Trap-free)超高介電值(ultra high-k)材料與更深的埋入式字元線架構也有其必要；為了邁向1x奈米DRAM記憶體單元陣列，產業界將會需要鎖定替代性的單元設計架構，例如4F²、垂直單元架構，以及用薄體SOI無電容單元(thin-body SOI capacitor-less cel)取代目前具備圓柱形電容的埋入式字元線鞍鰭式FET。

編譯：Judith Cheng

(參考原文： DRAM makers turn to new process for sub-nm cells，by Jeongdong Choe；本文作者為TechInsights分析師，擁有半導體產業界20年以上技術經驗，是記憶體製程專家)

資料來源:電子工程專輯