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在28奈米(nm)及更小的先進製程技術發展下，漏電流功耗已經成為IC設計者最大考量之一，因其將使整個IC總體功耗增加30%50%。漏電流功耗的產生主要是因為電晶體即便處於關閉狀態，通道中仍然會有次臨限電流通過。

除漏電流功耗帶來的挑戰外，降低動態功耗也至關重要。降低供應電壓(Vdd)，又稱為Vdd縮減，是降低總體動態功耗最為有效的辦法。但這又給設計者帶來另一個難題：由於較低的供應電壓會導致電路洩漏更多，從而使得漏電流功耗增加。  

次臨限驅動的漏電流功耗主要受兩個因素影響：電性控制和臨界電壓變異。當技術發展到新一代製程時，為實現密度提升的期望，電晶體的尺寸必須縮小，而電性及變異都會因此受到影響。  

元件的電性通常以次臨界斜率(SS)和汲極引起之能障降低(DIBL)衡量。在先進的技術中，這些參數變得較差，嚴重影響到電路性能與漏電功耗間的權衡。這個問題對於行動應用和消費性多媒體應用尤其嚴重，因其依賴於降低供應電壓Vdd以減低動態功耗。  

關於變異，對於常規基體互補式金屬氧化物半導體(CMOS)製程而言，一個主要的問題是隨機摻雜擾動(RDF)，亦即電晶體通道中雜質原子的確切數目和位置的變異。RDF由於固有的隨機性，很難透過傳統的製程優化得到控制。在先進的技術製程中，因為尺寸縮小，通道內的原子數目很少，統計平均受到限制，因而對這種效應更為敏感。對於65奈米以下的節點，常規基體CMOS中超過60%的電壓臨界值(VT)變異是由RDF引起。  

全耗盡型電晶體露曙光 

業界普遍認為近期內解決變異和電性控制的最好辦法是轉向全耗盡型電晶體，包括三維(如FinFET)和平面(如FD-SOI或是SuVolta的Deeply Depleted Channel, DDC技術)。  

經過10多年的深度研發，FinFET概念終於隨著近期英特爾(Intel)新的中央處理器(CPU)產品線的啟動而商品化。該產品使用英特爾所謂的三閘(Tri-Gate)在最新的22奈米技術上實現。英特爾採用這項技術並清楚表明FinFET很適合高效能CPU應用。  

然而，在行動產品市場中，價格和功耗對於系統單晶片(SoC)而言是主要考量因素。高度複雜的3D元件製造所要求的製程複雜度和成本皆大幅高於常規基體平面元件。此外，SoC與CPU相較下需要更多的元件類型，其中一些單靠FinFET技術達成有潛在的困難，例如控制輸入/輸出(I/O)元件中閘極引起的汲極漏電流。基於上述考量，3D元件並非行動SoC的理想選擇。  

另一項近期受到關注的全耗盡型元件製造技術是全耗盡型SOI(FD-SOI)。意法半導體(STMicroelectronics)最近宣布將採用該項技術製造部分類型的行動SoC。據報導指出，使用FD-SOI技術製造的電路樣品手機可以透過降低供應電壓減少靜態隨機存取記憶體(SRAM)功耗達40%。但是，該項技術在特定市場的採用會受限於高成本，以及與關鍵的應力放大技術(如嵌入式SiGe S/D)之有效整合難度。  

DDC技術降低功耗 

SuVolta技術人員充分體認到FinFET和FD-SOI技術的優勢及挑戰，重新定義平面基體CMOS電晶體和相關電路，在毋需新的製造設備或設計架構的前提下，大幅降低功耗。其中，SuVolta的DDC低功耗技術已證明可以減低功耗達50%並維持原有運行速度。圖1顯示該項耗盡架構的基本原理。在典型應用中，DDC通道包含未摻雜或輕度摻雜區、VT設定區及篩選區幾個區域。  

圖1 DDC耗盡架構的基本原理

未摻雜或輕度摻雜區 

未摻雜或輕度摻雜區去除通道中的雜質以形成深度耗盡通道，可以減小隨機摻雜擾動，從而實現降低VDD，並提高載流子遷移率以增加有效電流。  

VT設定區 

VT設定區設定電晶體臨界電壓而不影響載流子遷移率。該區也將改善傳統電晶體的VT分布。  

篩選區  篩選區篩選電荷並設定耗盡層深度。特別對於微縮元件，篩選層有效阻擋源極與汲極之間的電場耦合，從而改善DIBL性能。此外，其基體效應使得在需要的時候透過偏壓動態調節VT成為可能。   DDC電晶體讓降低供應電壓成為可能，從而實現低功耗運行。透過控制VT變異，採用DDC技術設計的晶片將獲益良多，包括運作電壓降低30%而不影響效能、大幅降低洩漏電流、減少設計「保護頻帶」及提升良率。在不同應用中，DDC電晶體將取決於晶片加工廠或特定晶片設計要求而略有不同。   在6528奈米的不同技術中，DDC電晶體實際展示從30%到50%的電晶體層面VT變異之改善，證實該項技術具有可微縮能力。圖2顯示緊湊的VT分布如何節省四倍功耗。此外，減小該分布的尾端能夠有效地縮小製程邊界，進而提升良率。減小元件VT明顯低於基準(Typical)的機率，可降低晶片的整體功耗(快速邊界向基準靠攏)。此外，減小元件VT明顯高於基準的機率，可降低晶片效能低於規範甚至失效的風險。     圖2 緊湊的VT分布可節省四倍功耗 常規基體CMOS到28奈米以下的節點就無以為繼，為實現目前在先進節點尚不可行的供應電壓降低，轉向耗盡通道電晶體結構勢必不可避免。圖3中的表格顯示實現耗盡通道電晶體的三種主要方式。每種選擇在價格，效能和功耗方面都各有利弊。     圖3 三種實現耗盡通道電晶體的主要方式 FinFET最適合高效能CPU。但是，由平面轉向FinFET，須要製程前端模塊進行重大改變，例如全新的隔離方式、閘極材料、間隙壁及摻雜層等。總結來說，實現高良率FinFET的製程容許度預期較低。除此之外，FinFET為原本已經具有挑戰性的設計移植(Porting)增加全新且更大的難度，這將會嚴重影響到未來SoC的良率提升，並延長上市時間。   透過優秀的電性控制和較低的接面漏電流，FD-SOI可以有效解決常規基體CMOS微縮化所面臨的基本問題。但是，矽智財(IP)設計轉移性(Portability)的困難將會限制FD-SOI的廣泛應用。   SuVolta的解決方案是一個以平面基體結構為基礎，且具有吸引力的選擇。DDC技術可獲得與FD-SOI和FinFET類似的電晶體層面的優勢，而且因其相對簡單的製程整合，可以顯著降低所有權成本並加快上市時間。同時，DDC技術讓廠商可以保留並延伸多年積累的IP模塊。   產品應用需求　決定採用技術  選擇哪種耗盡通道結構，最終將取決於產品應用的需求。一方面，驅動電流和效能一直以來都是CPU產品發展的重心。另一方面，降低漏電功耗對於SoC產品至關重要，因為漏電流在先進節點急劇增長，成為功耗的主要成分。   有幾種設計技巧可以優化動態功耗，其中多重閾值電壓(Multi-VT)流程比較流行，因為它毋須改變現有的SoC架構。Multi-VT在常規平面基體CMOS技術中透過通道多重離子植入而實現，該技術已經相當純熟。但是，耗盡通道元件理論上須要保持未摻雜通道，致使實現Multi-VT產生困難。   至於FD-SOI，須使用複雜的製程和電路設計，運用接地平面與基體偏壓相結合。而FinFET由於基體偏壓很小，必須使用高濃度的FinFET摻雜以實現足夠的VT範圍，然而其代價是犧牲優秀的變異性。DDC則具有獨特的多層結構，可以透過離子植入以實現較大的VT範圍，並且保持表面通道不摻雜。   隨著技術研發週期的延長和產品生命週期的縮短，未來晶圓廠在轉向下一代技術前會盡量充分使用現有的技術。經過10多年的發展，全耗盡型元件時代已經到來。現今三種耗盡通道選項中，DDC電晶體結構似乎最適合低成本複雜SoC的各種IP需求。   (本文作者為SuVolta先進技術資深總監)