源極和汲極覆蓋碳奈米管通道，並由相同的本地閘極控制。
（來源：IBM）
過去二十幾年來，IBM已經為製作1.4nm的微型碳奈米管嘗試過幾乎每一種可能性了，期望能找到延續矽電晶體通道的方法。時至今日，最小的矽電晶體已經達到原子極限了——例如，4nm矽電晶體通道約由20個原子組成。為了進展到下一個矽晶世代，除了各種缺陷和摻雜不均的問題以外，業界還面臨著矽電晶體尺寸進一步縮小的挑戰。如果IBM或其他廠商——事實上，中國現正主導碳奈米管的研究——能夠實現最佳化的1.4nm電晶體通道，那麼摩爾定律(Moore's law)就能再持續向前進展；否則的話，業界就得再發展出一種全新的模式。
奈米管電晶體專家IBM院士Phaedon Avouris最近從電漿與光子學方面找到了探索的新方向。奈米管研究團隊則由紐約Yorktown Heights華生研究實驗室的Wilfried Haensch帶領。Haensch正面臨著同樣一直困擾Avouris的問題——如何將這種不可思議的微小元件導入電晶體通道。在IBM分子組裝與元件部門總監James Hannon的協助下，Haensch找到了幾種新方法。
其中一種的新想法是在一個電晶體通道中使用多個碳奈米管，而不是只依賴於單一碳奈米管來實現部份工作。在進行模擬作業時，研究人員們以8nm間距平行排列了6個1.4nm寬與30nm長的奈米管。兩端嵌入於碳奈米管的源極與汲極，並在堆疊底部留下懸浮於閘電極上的10nm通道。接下來的模擬作業將以化學方式標註基底與奈米管使其準確對齊，然後再蝕除化學材料完成最終晶片—— IBM Power7 。
Haensch認為：「六管元件結構來自於塑造整個微處理器性能的最佳化過程，在此模擬作業中所實現的是IBM Power7晶片。最佳化器改變了元件的佈局，包括佈線以及預測系統的性能。」
由於國際半導體技術藍圖(ITRS)要求必須在2019年達到5nm節點，因此，IBM公司設定的目標是在2020年以前實現碳奈米管電晶體(CNT)。
IBM最近製作出具有多達10,000個 CNT 的電路。根據該設計的模擬作業預測，其性能可較矽晶更快5倍。
Haensch指出：「該元件每通道可整合5-6個約1.4nm的 CNT 。直徑的選擇根據所需的能隙而定。為了實現超越矽晶的性能優勢，元件必須做得更小。根據該模式顯示我們需要約8nm的奈米管間距(CNT-CNT的距離)。通道(或閘極)長度(Lg)約為10nm，源極(S)與汲極(D)觸點則約為10nm長。LBG是指本地底部閘極。即控制通道傳導的電極。我們已經以不到10nm通道長度打造元件了，由於圖案形成方法的限制，很難達到10nm CNT 間距的要求，但我們所發佈的結果則採用了200nm CNT 間距。我們還打造出具有2 、3、4、6個CNT的多 CNT 元件。正如預期的電流較大，但由於通道中多CNT的平均效應，使得元件的可變性降低。」
根據Haensch表示，目前還必須克服幾項障礙，才能符合2020年的最後期限，其中最重要的是分離金屬奈米管中的半導體，但這個問題從二十多年前起就一直無法解決。
Haensch說：「成功實現 CNT VLSI 技術的主要障礙在於碳奈米管的純度與位置控制。為了解決這兩項挑戰，IBM在以化學標記定義的晶圓預定位置上沈積高純度的碳奈米管。這種方式由於消除了金屬 CNT ，使得隨機特性明顯降低，更有利於控制整個晶圓上的CNT分佈。」
IBM致力於達到2020年最後期限的目標，但也坦承必須克服所有的主要障礙，才能使計劃持續至2020年以後。屆時，其他如自旋電子學等目前還不夠成熟的技術，也可望超越碳奈米管的研究。
編譯：Susan Hong
(參考原文：IBM Pledges Nanotube Transistor by 2020 or Bust，by R. Colin Johnson)
資料來源:電子工程專輯
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