晶圓代工業者 GlobalFoundries 與其 EDA 、IP供應商夥伴共同宣佈，已經完成 28奈米 CMOS製程的數位設計流程驗證；該製程命名為「超低功耗(super low power，SLP)」，包含閘優先(gate-first)的高介電金屬閘極堆疊(high-k metal gate stack)。
GlobalFoundries 表示，現可讓客戶生產已通過驗證的 28奈米設計，並可提供一系列包括合成(synthesis)、佈線、驗證與可製造性設計(DFM)在內的工具與設計解決方案；其 EDA 與IP包括Synopsys、Metor、Magma、Apache、Cadence與ARM。
此外GlobalFoundries 聲稱，其設計流程包括進階的設計規則檢查(design rule checking)──DRC+，採用二維的形狀式樣板比對法(shape-based pattern-matching)，能將釐清複雜製程問題的速度提升100倍，又不犧牲精確度。
據了解，Cadence已經利用自家工具完成該製程節點的一款內含數百萬電晶體、面積尺寸僅9mm2的驗證設計，包含高階合成、低功耗、佈線、DFM與驗證；該設計將在2011上半年完成矽驗證，而完整的28奈米設計、佈局腳本，以及一系列建議解決方案白皮書、DFM，將可在第一季提供給客戶。 Synopsys所提供的工具包括設計與實體驗證應用的Lynx Design System與Galaxy Implementation Platform；Mentor的方案則整合了Olympus與Calibre等佈線及製造評估(manufacturing scoring)工具。此外Apache的設計解決方案，鎖定關鍵性的功耗、雜訊與可靠度等設計挑戰；ARM則聚焦Artisan實體IP平台。 編譯： Judith Cheng (參考原文： GlobalFoundries opens for 28-nm business，by Peter Clarke)
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