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IMEC發布一款無接面的環繞式閘極(GAA)奈米線場效電晶體(FET)，期望成為7nm節點及其以後的電路備選技術。

該研究機構特別在2016年超大型積體電路技術與電路研討會(VLSI Symposium 2016)上發表一款SRAM電路，採用堆疊的無接面垂直奈米線FET，相較於採用橫向電晶體的方式更能產生較小的SRAM。

IMEC在該研究報告中描述這種採用橫向與垂直配置的無接面電晶體，並期望它成為邏輯、微縮SRAM單元以及RF應用的備選技術。

儘管IC目前主要仍是平面的，但由於以微影技術進一步微縮2D晶片的成本與限制，預計業界將過渡至垂直與3D結構。 IMEC表示，透過堆疊垂直元件，可望大幅微縮SRAM。

從幾年前開始，晶片生產逐漸轉移到FinFET——在晶片通道四周環繞三個閘極。 IMEC宣稱環繞式閘極可實現最佳化的靜電控制，從而實現5nm以下(sub 5nm)的CMOS微縮。此外，由於無接面元件能夠簡化一些製程步驟，長久以來也持續受到研究領域的重視。

IMEC在VLSI Symposium 2016上介紹，控制奈米線摻雜與奈米線尺寸之間的關係，可實現最佳化性能。 IMEC指出，特別是針對這些元件在類比與RF應用的原始性能、類似速度與電壓增益，發現它也可經由反轉模式米線FET加以實現。 IMEC還指出在電壓轉換時的參數變異，以及證實可在用於橫向晶片的相同300mm直徑晶圓上打造垂直奈米線無接面FET。

IMEC已經提出了一款新穎的SRAM單元設計，它具有兩個垂直堆疊的無接面垂直奈米線FET，均具有相同的通道摻雜，因而能降低SRAM的每位元面積達39%。

針對先進邏輯的研究，IMEC則與其重要的CMOS計劃合作夥伴共同進行，包括Globalfoundries、英特爾(Intel)、美光(Micron)、海力士(SK Hynix)、三星(Samsung)、台積電(TSMC)、華為( Huawei)、高通(Qualcomm)與Sony等。

IMEC顯然認為可在7nm時導入GAA奈米線，並立即展現其優點；不過，這種變化通常都十分緩慢，甚至可能得花費數年的時間。

在日前於布魯塞爾舉行的IMEC技術論壇中，IMEC製程技術資深副總裁An Steegen指出，當FinFET從10nm過渡至7nm，電壓微縮帶來的性能增益不到30%，時脈頻率的增益也低於15 %；而7nm奈米線元件則可望在功耗方面改善44%，性能也提高約20%。 Steegen表示，這一性能增益與過渡至5nm的微縮類似。

編譯：Susan Hong

(參考原文：IMEC reports nanowire FET in 'vertical' SRAMPeter Clarke ，by Peter Clarke)