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ARM宣布推出CoreLink CCN-504快取同調匯流架構（cache coherent network），以因應在未來10到15年劇增的資料量，及市場對節能網路基礎架構與伺服器的需求。這項先進的系統矽智財（System IP）每秒可傳輸高達1兆位元（terabit）的可用系統頻寬，促使系統單晶片（SoC）設計廠商得以針對採用ARM Cortex-A15 多核處理器及下一代64位元處理器的「多核心」商用解決方案，提供高效能的快取資料一致互連。這項技術目前已由加速儲存、行動上網與用戶端運算用智慧半導體領導設計商LSI、以及伺服器用分裂性系統單晶片供應商Calxeda兩家業者率先取得授權。

ARM同時也宣布推出CoreLink DMC-520動態記憶體控制器，不僅是針對CoreLink CCN-504進行設計，並確保這兩項技術的整合達到最佳化。這款新的動態記憶體控制器，能為DDR3、DDR3L 及DDR4 DRAM等共享晶片外記憶體（shared off-chip memory）提供高頻寬介面，而這也是整合性ARM DDR4介面解決方案的一部分，預計將結合ARM Artisan DDR4/3 PHY IP，在2013年上市。

Calxeda共同創辦人暨執行長Barry Evans表示：「自2008年ARM開始投資Calxeda後，我們雙方便密切合作，滿足市場對資料中心的需求，這項合作現已逐漸開花結果。我們已經採用ARM最新的CoreLink科技著手開發下一代資料中心等級解決方案，在產品開發完成後，我們相信將為業界帶來一波新的衝擊。」

LSI工程部門副總裁Gene Scuteri指出：「為滿足行動網路流量快速成長的需求，LSI與ARM已開始密切合作研發功能豐富的晶片互連（on-chip interconnect），作為產業領先多核心系統單晶片裝置的基礎。結合LSI在網路及運算資料量的深入了解，ARM處理器與互連技術的專業優勢已經發展出一套可靠的電信營運級互連架構，能針對現今最先進網路提供可擴充的關鍵效能與服務品質。」

CoreLink CCN-504是系列產品中的第一款，提供完全一致的高效能多核心解決方案，可於同一裸矽晶上支援高達16個核心。透過讓系統中每一個處理器都能存取其它處理器的快取資料，CoreLink CCN-504可強化異質性多核心與多群集中央處理器／繪圖處理器的系統一致性，進而減少晶片外記憶體的存取需求，節省時間、並降低功耗，成為採用ARM big.LITTLE處理器系統的關鍵促成要素。ARM big.LITTLE是一種新的技術典範，不僅可提供創作與運算內容所需的高效能，亦能提高能源效率並延長電池壽命。

ARM處理器部門副總經理Tom Cronk指出：「隨著未來10到15年資料使用量的快速成長，CoreLink CCN-504與DMC-520將扮演重要角色，為多核心應用提供高性能的系統IP解決方案。同時也將確保服務品質與橫跨系統層級的運作一致性，讓系統單晶片設計廠商能藉由優化系統延遲，有效率地掌握並定義大量資料流的處理程序。」

CoreLink CCN-504同時支援ARM目前的高端處理器Cortex-A15及未來ARMv8架構的處理器，也是第一款ARM計畫推出的網路互連系列產品。以AMBA 4 ACE的規格成就為基礎，CoreLink CCN-504的研發也受惠於ARM在硬體一致性的豐富經驗，促使能源效率的提升、並讓系統延遲低於軟體一致性。截止目前，AMBA 4 ACE規格下載數量已逾8千次。

CoreLink CCN-504快取同調匯流架構包括整合式L3快取記憶體及窺探過濾器（snoop filter）功能。可組態速度最高可達16MB的L3快取記憶體，可針對需求較大的資料量增加晶片上快取，並在處理器、高速IO介面與加速器之間進行資料的配置與與分享，提供低延遲的晶片上記憶體。有了窺探過濾器則無需廣播一致性訊息（broadcast coherency messaging），便能進一步減少延遲與耗能。

ARM CoreLink CCN-504快取同調匯流架構現已開放技術授權，合作夥伴則將於2013年推出樣品。