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益華電腦(Cadence Design Systems)宣布，該公司與晶圓代工大廠台積電(TSMC)合作開發了 3D IC 參考流程，具備創新的真正3D堆疊技術。這個流程通過在Wide I/O介面基礎上的memory-on-logic設計與3D堆疊的驗證，實現多重晶粒整合；融合TSMC 3D堆疊技術與CadenceR 的3D-IC解決方案，包括完善整合的規劃工具、彈性化設計實現平台，以及signoff和電子/熱分析。
3D IC 技術讓業界能夠實現功耗與效能的提升，提供更高的效能、更低的功耗與更小的面積，為開發當今複雜設計的工程師們提供許多關鍵優勢。Cadence與台積電的宣佈實現了兩家 3D IC 領導廠商於一年前所宣布提供台積電 CoWoS 參考流程的承諾。

台積電設計基礎架構行銷事業部資深協理Suk Lee表示：「我們與Cadence密切合作，實現真正3D晶片的開發。藉由這項新的參考流程，我們彼此的客戶能夠滿懷信心地邁進3D-IC開發工作，瞭解所他們所採用的益華電腦工具流程已經通過了晶片與3D-IC測試裝置的驗證。」

Cadence策略長兼數位與signoff事業群資深副總裁徐季平表示：「3D-IC代表產品整合的新作法；為摩爾定律(Moore’s Law)提供全新的面向，並且需要深度協作以實現完美的實用陣容。這個最新參考流程就是我們與TSMC密切合作，讓3D晶片務實進展的鐵證，不僅實用而且是克服晶片複雜性的魅力選項。」

Cadence 3D IC 流程中的工具涵蓋數位、客製/類比與signoff技術；包括EncounterR Digital Implementation System、Tempus Timing Signoff Solution、VirtuosoR Layout Editor、Physical Verification System、QRC Extraction、Encounter Power System、Encounter Test、AllegroR SiP和Sigrity XcitePI/PowerDC。

資料來源:電子工程專輯