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新思科技(Synopsys)日前發佈 3D-IC initiative ，運用3D-IC整合技術加速多晶片堆疊系統(stacked multiple-die silicon system)的設計，以滿足當今電子產品在運算速度提升、結構尺寸縮小及功耗降低等面向上的需求。
新思表示， 3D-IC initiative 將與IC設計與製造之領導廠商密切合作，以提供全方位EDA解決方案，其中包括IC實作(implementation)及電路模擬(circuit simulation)產品的強化版本。

新思科技3D-IC initiative的構想始於半導體裝置層級(semiconductor device level)。多晶片堆疊納入具有不同熱膨脹係數(coefficients of thermal expansion，CTE)的各式材質(通常黏合在一起)，然而因為熱感失諧(thermal mismatch)的緣故，任何溫度變化將會產生材質應力(material stress)，進而導致矽晶損毀並影響電晶體的效能。

此外，TSV、微凸塊(microbump)及其他錫焊凸塊(solder bump)也會在周遭產生永久應力。新思科技的Sentaurus Interconnect TCAD工具能分析這些影響並在晶片堆疊中形塑TSV，讓效能和可靠度達到最佳化。而晶圓廠等半導體公司使用建模結果(modeling result)設計一套特別針對3D-IC整合的設計規則以確保產品的可製造性及信賴度。

3D-IC技術彌補傳統電晶體微縮(transistor scaling)的不足，讓設計人員藉由讓多個晶片垂直堆疊或在矽基板(silicon interposer)上達成2.5D的平行排列(side-by-side)，以實現較高水準的整合。3D-IC整合則是採用矽穿孔(through-silicon via，TSV)技術，是一種取代傳統晶片堆疊打線接合(wire-bonding)步驟的互連新技術。使用TSV可增加晶粒內(inter-die)的通訊頻寬、縮小封裝結構尺寸 (form factor)，並降低多晶片堆疊系統的功耗。

PPM Associates總經理Phil Marcoux表示：「當2D微縮變得不實用後，集合效能、功耗和功能優勢的3D-IC整合技術，很自然地便成了半導體科技的發展方向。有些3D-IC整合的優勢如提昇複雜度、強化效能，及降低功耗等，都已獲得證實；但在3D-IC整合技術成為傳統2D架構的商業可行替代方案之前，其他所宣稱的優勢如改善上市時程、降低風險及成本等則仍有待實現。就3D-IC整合技術應用於半導體產業而言，新思科技所提供之經矽晶驗證的EDA及IP解決方案是相當重要的。」

新思科技3D-IC initiative可透過全面性EDA解決方案，來實現3D-IC設計，它包含以下產品及功能：

1. DFTMAX測試自動化：為堆疊晶片及TSV提供可測性設計(design-for-test，DFT)；

2. DesignWare STAR Memory System IP：記憶體測試、診察暨修復的整合解決方案；

3. IC Compiler：支援布局與繞線(place-and-route)，包括TSV、微凸塊、矽基板重布層(redistribution layer，RDL)及訊號路由層(signal routing)、電源網目(mesh)產生及互連檢查；

4. StarRC Ultra寄生析出(parasitic extraction)：支援TSV、微凸塊、中介(interposer)RDL及訊號路由(signal routing)金屬層；

5. HSPICE 及CustomSim 電路模擬：多晶片互連分析；

6. PrimeRail：IR壓降(IR-drop)及電磁模擬分析(EM analysis)；

7. IC Validator：為微凸塊及TSV提供設計規則檢查(DRC)，以及堆疊晶片間布局與線路比對(LVS)的連結性檢查；

8. Galaxy Custom Designer 實作解決方案：矽基板RDL、訊號路由及電源網目的客製化編輯；

9. Sentaurus Interconnect：藉熱機應力(thermo-mechanical stress)分析評估用於多晶片堆疊的TSV與微凸塊所帶來的影響。