據JEDEC固態技術協會表示，下一代 DDR4 (雙倍數據率4)記憶體晶片標準，將提供三種數據寬度、差分訊號、數據屏蔽和一種全新的中止(termination)方法。
DDR4 標準預計2012年中發佈，在性能和降低能耗方面，預計都將比上一代技術大幅改善。JEDEC表示，屆時最新的 DDR4 標準可能會在該機構網站上率先公佈。
正在開發中的 DDR4 標準主要設計重點在於高速運作和針對更廣泛的應用，包括伺服器、筆記型電腦、桌上型電腦和消費電子產品等。JEDEC表示， DDR4 所定義的速度、電壓和架構等目標，都是為了簡化業者的升級和促進採用新標準所設計。
JEDEC表示已提出DDR4的電壓藍圖，將藉由維持恆定的1.2V VDDQ來推動業界朝更低電壓轉移，並允諾將來還將進一步降低VDD電源電壓。該機構表示，透過維持I/O電壓的穩定，DDR4將可適用於更多層面的應用。
隨著時間推移，JEDEC表示，每接腳數據傳輸速率，將從每秒1.6Gb/s到最初定義的最高每秒3.2Gb/s。現有的DDR3已超出預期的1.6GT/s峰值傳輸率，未來DDR4很可能會達到更高的性能水準。
DDR4標準預計將納入的其他特性還包含一個DQ匯流排上的偽開漏極(pseudo open drain)介面、geardown模式時數據率2,667MHz或更高，資料組(bank group)架構、內部產生VrefDQ以及改善學習(training modes)，JEDEC表示。。
其他DDR4標準的特性還包括：
‧針對DDR4 (1.2V)的全新JEDEC POD12介面標準。
‧提供三種數據寬度：X4、X8及X16。
‧針對時脈和選通訊號(strobes)的差分訊號傳輸。
‧新的中止方案：與前一代版本比較，DDR4的DQ匯流排將中止(termination)轉移到VDDQ，即使VDD電壓隨時間而降低也能保持穩定。
‧標稱和動態ODT：改善ODT協議和全新的Park Mode，能在毋須驅動ODT接腳情況下允許標稱中止和動態寫入中止。
‧突發長度為8；突發突變(burst chop)為4。
‧數據屏蔽。
‧DBI：有助於降低功耗並提高數據訊號完整性。
‧針對數據匯流排的新CRC：可針對數據傳輸啟用錯誤檢測能力──特別適用於寫入過程以及非ECC (non-ECC)記憶體應用。
‧針對命令/地址匯流排的新CA奇偶校驗 (CA parity)：提供一種可在所有操作中，為所有鏈路上之驗證命令和位置的完整性進行驗證的低成本方法。
‧支援DLL關閉模式。
‧新的JEDEC POD12介面標準。
JEDEC也計劃在公佈DDR4標準後舉辦一場技術研討會。
“許多記憶體、系統、零組件和模組業者們正在合作以確定最終的DDR4標準，這將推動下一代系統具備更高性能，且功耗更低，”JEDEC的DRAM記憶體JC-42.3小組委員會主席Joe Macri說。
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