圖說：3D多層奈米線可提升多通道技術的電流驅動能力，或增加快閃記憶體中電荷擷取的表面積。
日前在法國格勒諾布爾市(Grenoble)所舉辦的記憶體專題研討會上，來自全球相關領域的主要研究人員們觀察表示，隨著三維(3D)多重閘極(multi-gate)結構持續推動電晶體與記憶體架構向前發展，半導體記憶體產業即將經歷重大的技術變化。
一般來說，CMOS尺寸微縮可以帶來兩大好處，一是元件性能的提高，二是功耗的降低。然而，這個趨勢如今卻已經達到了極限，元件中的銅互連已經導致了串擾、功耗與電阻-電容(RC)延遲等方面的問題。
同時，業界對於採用3D封裝技術的呼聲越來越高，因為這種技術可以達到更小的外形尺寸與更高的封裝密度，因而能夠提升頻寬、射頻與功耗性能，還能確保降低成本的目標不變。根據估計，截至2015年以前，直通矽晶穿孔(TSV)晶圓技術可能佔25%的記憶體市場佔有率。
主持該研討會的法國原子能委員會所屬的電子與資訊技術實驗室(CEA-Leti)非常看好用於次22nm閘極電晶體的奈米線架構。CEA-Leti資深科學家Thomas Ernst在今年6月中旬所舉行的Leti年度工作檢討會議上，介紹了用於MOSFET和記憶體的3D堆疊式奈米線技術。
“為了將全平面技術中的寄生成份轉化成3D或全3D元件中的優勢，開發奈米線技術時還必須考量最佳化架構。”Ernst表示。
他同時指出，額外增加兩個橫向閘極以減少漏電流是一種非常有效的方法，但這種方法不應該降低電路的全局密度。這也就是為什麼技術的選擇不應該針對單一元件，而必須考慮到小型電路的原因。CEA-Leti的300mm產線以及我們在意法-IBM聯盟中的努力，讓我們能在現有條件下對這些技術做出正確的評估。
Ernst解釋，3D多層奈米線或更多通用的多通道對於在最小空間中實現最大化的表面積非常有效。這種奈米線可用來增加多通道技術的電流驅動能力，或增加快閃記憶體技術中電荷擷取的表面積。他表示：“採用3D技術的配置與採用平面技術的設計相較，我們測量到了多達7倍的電流增益。當層與層之間的連接中斷後，我們仍能記得真實的3D元件。”
在Ernst所發表的演講中，他認為奈米線應被視為薄膜技術的自然微縮現象，而不應被看作目標節點或技術。
“無論何種技術，在次20nm節點中CMOS尺寸微縮的自然趨勢，都會導致如奈米線般的結構。事實上，這些‘超窄’奈米結構的實體特性均十分類似，包括量子限制效應、多介面效應或單攙雜效應等。就技術方面而言，尺寸控制與變異性都是常見的考慮因素。”他指出。
針對3D奈米線結構所面臨的主要挑戰，Ernst表示，首先是在3D配置方面的問題。“特別是當我們使用一種環繞閘極(gate-all-around；GAA)結構時，就必須在3D架構中精確地控制閘極尺寸。在與意法共同進行的一項工作中，我們建議使用一些創新的技術解決方案，如使用自校準諧振腔。
“再者，我們在進行蝕刻程序前先為我們的結構進行了平面化處理，以便能相容於最先進的技術。我們還建議採用Phi-FET結構，並取得了該專利，因為這種結構不需要採用GAA的方式，能相容於超低漏電流設計所用的獨立閘極作業。”Ernst補充道。
研究與策略諮詢公司Yole Dveloppement在最近所發佈一份名為‘記憶體應用：封裝與整合趨勢’(Memory applications: Packaging & Integration trends)的報告中指出，3D整合即將為記憶體市場開啟更多新的應用空間。
Yole公司認為，從業界就可看到許多明確的訊號正清楚地顯示出這一記憶體市場即將起飛，例如，第一批3D整合式DRAM記憶體可望在今年開始出貨。根據Yole公司預測，到了2009年底，採用3D TSV技術的DRAM記憶體晶圓出貨量將達到大約兩萬片，這一量產數字在2010年時還將繼續成長。截至2013年以前，Yole預計，電信與電腦運算產業將可帶動70%以上的3D TSV整合記憶體產量。
Yole公司技術市場分析師Jrme Baron表示，他預計3D快閃記憶體將在2012或2013年時出現，這一推動力量將來自於固態硬碟(SSD)的應用。接著，這些快閃記憶體還將被嵌入於3D邏輯應用中。他並且表示，採用TSV互連的3D整合技術出現，可能會對記憶體市場的一大部份應用領域造成衝擊。然而，競爭前期的聯盟以及尋求合作夥伴關係對於建構基礎架構、降低風險與加速產品普及來說也是必要的。
Yole認為，搭載邏輯配置的DRAM將是3D IC技術應用普及的重要趨勢。Baron則表示，包括意法-易利信(ST-Ericsson)、德州儀器(TI)、高通(Qualcomm)、IBM、三星(Samsung)、英特爾(Intel)、超微(AMD)/ATI、Nvidia和飛思卡爾(Freescale)等公司們都必須與Amkor、SPIL、ASE和STATS-ChipPAC等記憶體與封裝/裝配/測試合作夥伴共同合作，才能實現記憶體、邏輯與封裝層的最後組裝工作。
“此處的挑戰顯然與供應鏈有關。如何使記憶體、邏輯與封裝層之間的I/O介面標準化？如何在可能涉及2、3或4家不同供應商的同一產品中仍能確保供應鏈的安全？”Baron指出。
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