Techinsights討論三星的32層與48層3D V-NAND在結構上的不同
三星己經開始量產它的48層3DVNAND芯片(48層單元柵在一個NAND中串接在一起，稱作第三代)應用在SSD中，如SSDT3(mSATA及850EVOV2)，NVMeSSD(PM971-NVMe )以及企業級SSD(PM1633a)
在三星最新的48層器件中是採用16個NAND管芯堆疊一起,然後用引線鍵合技術連結。三星的48層V-NAND器件中集成了512GB存儲單元，表示每個NAND芯片是32GB(256GB)。三星的32層(第二代)V-NAND芯片包括10.67GB(85.33GB)。它的第二代與第三代V-NAND有什麼不同，不會僅是32層與48層數之間的差異。
TechInsights從單元結構，材料，佈局及封裝全面進行分析與比較，下面是其中的亮點;
存儲器密度及芯片尺寸
圖1表示16個48層V-NAND芯片與兩個F-Chips封裝在一個MCP(multichip package)中,32層V-NAND芯片面積是84.33平方毫米，而48層芯片為99.8平方毫米,如圖2所示,表示它的長度更長,面積增加了17.3%。以單位面積的存儲器密度計增加到每平方毫米2.57Gb。相比先進製程的2D NAND器件如東芝的15納米是TLC NAND是1，28Gb/mm平方.
在管芯佈局方面的關鍵不同如下;1),平面NAND存儲器陣列的面積,2),位線開關和頁緩衝區的面積,3),邏輯及外圍電路的面積,及4),增加F芯片。.每個管芯有兩個區。NAND存儲器陣列的面積由48.9平方毫米增加到68.7平方毫米，表示增大40.3%。位線開關電路面積與32層一樣，頁緩衝區的面積減少20%。邏輯及外圍電路面積減少34.8%，換句話說三星大大縮小頁緩衝電路與外圍電路的面積，可以進一步增加存儲器密度及提高管芯的效率。在MCP結構中16芯片堆疊，每個芯片的厚度己由132微米縮減至36微米。
Figure 1. Samsung 48L V-NAND device stacked with sixteen vertically stacked NAND dice and two F-Chips, teardown image (Source: TechInsights)
Figure 2. Comparison die photograph with 32L and 48L V-NAND (Source: TechInsights)
採用F chip新的結構
在去年ISSCC 2015會上三星提出在NAND閃存MCP中引入嵌入式F Chip結構。總體上SSD的硬件結構是由存儲器控制器,NAND閃存及DRAM組成。
.F Chip實現點對點在存儲器控制器與F Chip之間的I/O總線的拓撲聯結,當在溝道的存根處遭受到不受歡迎的反射時。除此之外,F Chip減少在F Chip到NAND接口的電容負載,通過執行和平均分配在F Chip與NAND之間的兩個內部I/O總線。它支持由I/O訊號由存儲器，控制器到NAND器件的時間再分配模式。
由於在帶異步接口的NAND器件中固有的時序抖動,F Chip同樣可減少時間容限。一個F Chip連接8個V NAND芯片,表示在一個16個芯片堆疊結構中嵌入兩個F Chip。圖3表示在MCP中去除F Chip後的結構圖。F Chip包括電路模塊,如ROM,DCgenerator,CMD編碼器,數據通路,TX/RX及引線鍵合區。F Chip芯片面積為0.057平方毫米。
Figure 3. F-Chip die removed from Samsung 48L 3D V-NAND MCP (Source: TechInsights)
存儲器單元陣列結構與架構
與第二代32層VNAND比較，顯然第三代48層VNAND單元結構有更多數量的單元柵，意味著工藝集成具有更大挑戰及可控性。矽溝道孔及CSL(common source line)的溝漕付蝕工藝的深寬比分別為約33及26，相比32層V NAND更高。CTF(charge trap flash memory)或者CTL(charge trap layer)通常採用鋁基的高k介質阻擋層。
選擇晶體管包括SSL( string select line)及GSL(ground select line),dummy gates及bitline strap的設計與上一代一樣,但是SEG(silicon epitaxial growth)矽外延的高度減小。32層V NAND器件有三層金屬層,而48層V NAND有四層金屬層。一個附加的新的金屬層(通常稱M0)加在CSL/MC層上,可能是為了提高單元設計的效率。
1y nm 2D和48層3D V NAND的成本比較
1y nm 2D平面型NAND,如16nm或15nm MLC/TLC NAND器件，它的存儲器單元陣列及外圍電路包括well/active/isolation(SA-STI,自對準STI)形或;cell FG/CG及周圍柵的形成以及接觸與互聯(金屬和貫孔)形成。顯然在2D 平面型NAND器件製造工藝中需要採用DPT(兩次圖形曝光),或者QPT(皿次圖形曝光),甚至空氣柵工藝來作存儲器單元陣列中的active,字線及位線的圖形。因此在1y nm NAND製造中通常要40-45張掩膜。
另一方面,在32層3D V NAND器件中,採用垂直矽通孔技術( CHT),及20nm的位線half pitch(用DPT兩次圖形曝光)需要使用超過50張掩膜,由於反復修整在存儲器陣列的邊緣要與每個鎢接觸孔連接的如樓梯狀的柵線的圖形。而在48層3D V NAND中需要56張掩膜。
儘管48層與32層在存儲器結構/材料及單元設計是一樣的,但是柵堆疊層數的增加會引起光刻工藝的吞吐量,缺陷及成品率的問題。隨著NAND製造商都熱切量產48層,64層,96層,甚至128層時提高成品率成為首要任務，以及期望位成本繼續呈陡坡的下降。
未來NAND閃存的技術
與3D NAND一樣,2D器件的競爭發展也在進行之中。顯然2D NAND的尺寸繼續縮小可能己達極限,因此主要的NAND供應商如三星，東芝，新帝,美光,英特爾後SK海力士都在攻克3D NAND,通過園柱形溝道把NAND垂直的串在一起。當單元柵堆疊的層數越來越多時,相比2D NAND有望可提供更高的密度，高功能，更高可靠性及更低功耗。時至今日三星的32層及48層3D V NAND及Micron/Intel的32層3D NAND開始量產供應市場。
東芝,新帝和SK海力士，它們的3D NAND還未量產，比預期的拖長時間。三星領先的32層及48法3D V NAND是基於電荷俘獲型閃存(CTF)架構,或者稱電荷俘獲層(charge trap layer,CTL),採用高k阻擋層及金屬柵。CTL是一層非導電層，如氮化矽層，可作為一層絕緣層,它與其它的存儲器單元一樣,設計用來減少單元與單元的干擾，降低誤操作及增加可靠性。由於3D NAND單元架構對於單元與單元之間的干擾不敏感,因此寫入數據速率可大幅提高,功能更佳。編程的步數大幅減少及功耗低。目前48層的3D NAND,相比32層己經非常接近於2D NAND的每位價格曲線。業界正期望未來的64層3D NAND從價格方面能比過2D NAND。未來3D NAND將繼續向64層,96層及128層發展,分析它們的困難在於多晶矽溝道的遷移率,深寬比付蝕，以及缺陷與成品率控制等。
回答開初的問題三星的48層3D V NAND是否僅是垂直的堆疊層數增多?顯然不是。除了垂直堆疊層數增加之外,為了提高單元的功能與效率採用多層金屬層，新增嵌入式F Chip,並封裝在一體，以及減少邏輯與外圍電路面積近30%,以及增加芯片效率。是一次十分肯定的3D V NAND集成的進步。
原文;Samsungs 3D VNAND 32L vs 48LJust Vertical Expansion?
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