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半導體業自28納米進步到22/20納米，受193i光刻機所限，必須採用兩次圖形曝光技術（DP）。再進一步發展至16/14納米時，大多采用finFET技術。如今finFET技術也一代一代升級，加上193i的光學技術延伸，採用SADP、SAQP等，所以未來到10納米甚至7納米時，基本上可以使用同樣的設備，似乎己無懸念，只是芯片的製造成本會迅速增加。然而到5納米時肯定是個坎，因為如果EUV不能準備好，就要被迫採用五次圖形曝光技術（FP），這已引起全球業界的關注。

而對於更先進5納米生產線來說，至今業界尚無關於它的投資估計。但是根據16/14納米的經驗，以每1000矽片需要1.5億至1.6億美元計，推測未來的5納米製程，因為可能要用到EUV光刻，每台設備需約1億美元，因此它的投資肯定會大大超過之前。所以未來建設一條芯片生產線需要100億美元是完全有可能的。

生產線的量產是個系統工程，需要材料、設備、晶體管結構、EDA工具等與之配套，對於半導體業是個更大的挑戰。

新的晶體管型式，加上掩膜、圖形、材料、工藝控制及互連等一系列問題，將導致未來半導體業將面臨許多的困難。

在近期的會議上，Intel發布的一份報告引起了業界關注，並進一步推動業界開始思考未來先進工藝製程的發展方向。

Intel公司提出的下一代晶體管結構是納米線FET，這是一種晶體管的一面讓柵包圍的finFET。 Intel的納米線FET有時被稱為環柵FET，並己被國際工藝路線圖ITRS定義為可實現5納米的工藝技術。

如果Intel不是走在前列，也就不可能提供其5納米進展的訊息。該報告似乎傳遞出一個信號，5納米可能有希望實現，或者已經在其工藝路線圖中採用了新的晶體管結構。

在5納米的競爭中，台積電也不甘落後，其共同執行長Mark Liu近期也表示，己經開始對5納米的研發，並有望在7納米之後兩年推出。全球其他先進製程製造商也都在關注5納米。

不用懷疑，芯片製造商只看到採用如今的finFET技術有可能延伸至7納米，至於5納米尚不清楚，或者有可能最終並不能實現。實際上，在5納米時，的確有許多技術上的挑戰，導致成本之高，讓人們無法預計。

但是如果假設5納米出現在某個時刻，那麼產業界將面臨眾多的難題。應用材料公司先進圖形技術部副總裁Mehdi Vaez-ravani認為，這其中每一項都是挑戰，有物理和靈敏度的要求，也有新材料方面的需求，其中晶體管的結構必須改變。

如果產業真的邁向5納米，將面臨什麼樣的挑戰？美國半導體工程（Semiconductor Engineering）為了推動進步，從眾多挑戰中匯總了以下幾個方面。

Lam Research全球產品部首席技術官泮陽（Yang Pan）認為，在通向5納米時，功能與成本是無法躲避的最大挑戰，所以要引入新的技術與材料。

晶體管結構

在finFET或者納米線FET之間選擇誰會勝利還為時尚早，業界正試圖尋求更多的解決方案。

首先芯片製造商必須要做一些困難的決定，其中之一就是必須選擇在5納米時晶體管的結構，如今有兩種可供選擇，finFET或者納米線FET。

格羅方德先進器件架構總監及院士Srinivasa Banna認為，對於5納米，finFET是一種選擇。顯然其從產業角度希望盡可能延伸finFET技術。眾所周知，產業界為了finFET的生態鏈己經投了許多錢，因此從投資回報率角度上，希望finFET技術能用得更久。

然而縮小finFET技術至5納米是個挑戰，因為在5納米finFET時，預計鰭的寬度是5納米，而實際上這種結構己經達到理論極限。

Banna說，這也是芯片製造商正在開發納米線FET的原因。納米線有很好的靜電優勢（CMOS有靜電擊穿問題），但是也帶來許多問題，如納米線的器件寬度及器件能有多大的驅動電流，這些業界都在摸索之中。

三星先進邏輯實驗室高級副總裁Rodder認為，直到今天，對於5納米來說，在finFET或者納米線FET之間選擇誰會是勝利者還為時尚早，因為業界正試圖尋求更多的解決方案。

掩膜製造

掩膜的類型將由光刻工藝是採用光學光刻還是EUV來決定。掩膜的寫入時間是最大的挑戰。

在芯片製造工藝流程中，掩膜製造是首步工藝之一。過去是光刻技術來決定掩膜的型式及規格。而到5納米時，掩膜的類型將由光刻工藝是採用光學光刻還是EUV來決定。

做5納米的光學掩膜是令人害怕的，同樣EUV的掩膜也十分困難。 D2S首席執行官Aki Fujimura認為，EUV掩膜在很多方面與193i掩膜不一樣。因為它有很大的改變，對於每個產品的特性或者功能，在供應鏈中會產生很大影響，其中包括光刻膠、掩膜及中間掩膜，也涉及製造設備，如採用電子束寫入設備以及軟件。

儘管EUV掩膜在有些方面已取得進展，但是還遠遠不夠，其中空白掩膜的檢查是個難點。至今EUV掩膜及中間掩膜的相關問題仍有待解決。

在5納米時，掩膜的寫入時間是最大的挑戰。因為今天的單電子束寫入設備在做複雜圖形時的出貨不夠快，費時太久。

目前有兩個公司在致力於解決掩膜寫入問題，一個是IMS/JEOL duo，另一個是Nuflare，它們正採用新型的多束電子束寫入技術，目標都是為了縮短寫入時間，有望在2016年發貨。

從己經出爐的報告來看，由於技術原因，設備的研髮用了比預期長得多的時間。 D2S的Fujimura說，任何突破性的創新技術從研發到成功，再達到量產水平，都是如此。

圖形

真正的關鍵層（critical layers）才需要採用EUV，未來combined混合模式光刻是趨勢。

掩膜完成之後，將在生產線中使用。掩膜放在光刻機中，然後通過掩膜的投影光線把圖形留在矽片的光刻膠上面。

理論上看，EUV的光刻工藝相對簡單，可以節省成本。但是即便EUV在7納米或者5納米時準備好，從芯片製造商角度尚離不開多次圖形曝光技術。因為真正的關鍵層（critical layers）才需要採用EUV，所以未來combined混合模式光刻是趨勢。

在5納米時，圖形的形成是很大的挑戰。為此芯片製造商希望EUV光刻能在7納米或者5納米時準備好。然而目前EUV光刻機尚未真正達到量產水平，其光源功率、光刻膠以及掩膜的供應鏈尚未完善。

如果EUV光刻在7納米或者5納米時不能達到量產要求，芯片製造商會面臨窘境。儘管193i光刻有可能延伸至7納米及​​以下，但是芯片製造成本的上升可能讓人無法接受。

在5納米時，採用EUV肯定比193i方法便宜，但是由於EUV光刻供應鏈大的改變，必須在整個工藝製造中新建供應鏈，其代價也高得驚人，全球只有極少數公司能承受。

Mentor Graphics經理David Abercrombie認為，在5納米時，芯片製造商可能會採用不協調的混合策略，EUV的到來並不表示多次圖形曝光技術的結束。在5納米時，即便EUV己準備好，也非常有可能根據線寬的不同要求採用混用模式，即分別有193i單次及多次圖形曝光，單次EUV及EUV也很有可能要採用多次圖形曝光技術。

這一切都由不同的工藝尺寸來決定，對於那些簡單、大尺寸的光刻層會採用193i單次圖形曝光。相信至少兩次圖形曝光193i 2LE比單次EUV光刻要省錢，在三次圖形曝光技術193i 3LE中對於有些層非常可能會更省錢，自對準的兩次圖形曝光（SADP）也比單次EUV光刻便宜。只有到4LE 或者5LE時，EUV才有優勢。所以對應於不同尺寸的光刻層要採用相應的方法，EUV光刻有可能作為自對準的四次圖形曝光技術（SAQP）的替代品。

當EUV延伸至7納米以下時，作為一種提高光刻機放大倍率的方法，需要大數值孔徑的鏡頭（NA），為此ASML已經開發了一種變形鏡頭。它的兩軸EUV鏡頭在掃描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要達0.5至0.6。

由此帶來的問題是EUV光刻機的吞吐量矛盾，它的曝光矽片僅為全場尺寸的一半，與今天EUV光刻機能進行全場尺寸的曝光不一樣。

Mentor的Abercrombie說，問題擺在眼前，假設EUV錯失5納米機會，或者技術最終失敗，要如何完成5納米？業界只能綜合採用更嚴格的設計規則及更複雜的多次圖形曝光技術。非常可能是五次圖形曝光技術5LE、把多次圖形曝光技術的線寬再次分半的自對準的四次圖形光刻技術（SAQP），因此工藝之中會有更多的圖形需要採用多次圖形曝光技術，無疑將導致成本及工藝循環週期的增加。
晶體管材料

到5納米時，需要一個更有潛力的晶體管形式，包括能使電子或者空穴遷移率更快的新溝道材料等。

另一個因素是晶體管的形成。目前芯片製造商在16nm/14nm包括10nm時都採用finFET結構，但是也到了轉折階段。

納米線FET的晶體管結構的許多工藝步驟與finFET一樣。在納米線FET中，納米線從源穿過柵層一直到漏。開初的納米線FET可能由三個堆疊線組成。

Lam的泮認為，到5納米時，需要一個更有潛力的晶體管形式，包括能使電子或者空穴遷移率更快的新溝道材料等。為了降低器件的功耗及提高它的頻率而採用的新技術，必須能減少接觸電阻及寄生電容。

以Intel提出的納米線FET為例。在實驗室中，他們試驗了相比矽材料更優的多種不同的溝道材料。如為了增大驅動電流，採用鍺的溝道材料，用在NMOS及PMOS晶體管中都是不錯的。同樣為了減少電容及降低功耗，可以把鍺材料用在PMOS中，以及把III-V族材料用在NMOS中。

互連

每個工藝節點上的問題都在不斷升級，業界正在開發不同的材料來解決互連問題。

互連的問題是什麼？應用材料公司的策略計劃部資深總監Micheal Chudzik說，III-V族、富鍺及純鍺都有禁帶寬度的問題，如漏電流變大。鍺與III-V族材料在柵堆結構中有可靠性問題，至今未解決。

晶體管製成後，下面是後道工藝，引線互連是器件所必須的。由於採用通孔技術，器件的引線之間非常靠近，會由於電阻電容的RC振盪而導致芯片的延遲。

每個工藝節點上的問題都在不斷升級，業界正在開發不同的材料來解決互連問題，但是當在7納米及以下時，目前尚無更好的解決辦法。

IMEC工藝技術和邏輯器件研發部副總裁Aaron Thean說，未來最大的改變是在後道工藝中也需要採用多次圖形曝光技術，因此後道的成本將像火箭一樣上升。這表明，在推動下一代工藝節點時，成本變成每個人必鬚麵對的問題。

除非在後道工藝中有大的突破，否則在5納米時問題將越來越複雜。越來越多的層級需要採用多次圖形曝光技術，原先認為相對簡單的後道工藝也很難應對。

工藝控制

產業界開始採用多朿電子束檢查設備，但是此項技術可能到2020年時也準備不好。

芯片製造工藝流程中有許多工​​藝檢查點，未來會不會是挑戰？光學檢驗在生產線中仍是主力軍，但是在20納米及以下時，缺陷檢測開始有困難。使用電子束技術能檢測微小缺陷，然而受目前的技術限制，速度太慢。為了解決這些問題，產業界開始採用多朿電子束檢查設備，但是此項技術可能到2020年時也準備不好。

那麼7納米與5納米的解決方案在哪裡？ Vaez-Irava​​ni說，實際上未來生產線中光學與電子束兩種檢查設備都必須準備好。
工藝檢測也是需要面對的問題。在一條生產線中檢測點有許許多多，也不可能由一種設備全部解決，芯片製造商必須使用多種不同的檢測設備。 KLA-Tencor圖形市場部副總裁Ady Levy說，當IC設計由一個工藝節點向下一個邁進時，計量檢測設備同樣面臨挑戰。不管是光學或是電子束設備，都必須考慮它的信號與噪聲比、測量精度​​、使用是否方便，以及在量產中是否有它的價值與地位。

Lam的泮說，還有挑戰在等著我們。由於表面的散射效應、高線和通孔及更大的變異等，將推動業界採用低電阻率金屬層，同時開發工藝解決方案要求更嚴的工藝控制。採用下一代光刻EUV或者延伸多次圖形曝光技術等，以及下一代器件實現經濟性的量產，都需要有更嚴的工藝控制，以實現可接受的成品率，當然還包括面對成本的挑戰。

資料來源:中國電子報 作者:莫大康