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台積電(TSMC)在本週二(10月16日)的年度大會中，宣佈制訂了 20nm 平面、 16nm FinFET 和 2.5D 發展藍圖。台積電也將使用 ARM 的第一款64位元處理器 V8 來測試 16nm FinFET 製程，並可望在未來一年內推出首款測試晶片。
台積電與其合作夥伴們表示，用於20nm和16nm FinFET的雙重圖形技術對晶片設計人員帶來了極大挑戰。台積電的發展藍圖大致與競爭對手 Globalfoundries 類似，都希望能在明年啟動20nm製程，2014開始14nm FinFET製程。

台積電的目標提前在2013年11月展開16nm FinFET製程。

一家類比IP供應商表示，該公司首個20nm 設計的模組尺寸太大，讓客戶感到失望。因此，他們不得不重新設計包括USB模在內的IP──這讓他們多花了一年時間──用於處理雙重圖形，同時將面積減少了25%~30%。

重新設計USB是必要步驟，因為20nm製程僅支援1.8V的電晶體。而USB必須支援5V和3.3V操作電壓。

EDA產業的高層表示，現在要比較台積電的16nm FinFET與 Globalfoundries 等競爭對手有何異同還言之過早。雖然已經有一些早期測試架構出現，但代工廠們才剛剛針對其 FinFET 製程發佈早期設計規則手冊。

TSMC的16nm FinFET製程在後端部份大致與其20nm high-K金屬閘極 SoC 製程相同，台積電研發副總經理侯永清(Cliff Hou)對《EE Times》表示。其他公司也預期將採用類似做法，即混合 14nm 和 16nm FinFET 架構與其後端的20nm 和 22nm 製程。

透過將14nm 和16nm FinFET架構與20nm和22nm的後端製程「嫁接」，代工廠的每個技術節點便可望避免複雜和昂貴的三倍或四倍圖案微影需求。

Cadence公司針對目標代工廠的自動產生客製設計流程的方式預期將能像電晶體般地處理FinFET。但儘管如此，仍有部份設計師，特別是從事類比和混合訊號模組設計如USB等的設計師，預計都得為了FinFET重新設計其核心。

台積電的目標是明年1月推出16nm 製程的晶片設計套件，並在1月底以前發佈首個功能IP模組，如標準單元和SRAM模組等。該公司自2013年11月起將展開所謂的16nm「風險生產」。在開始生產過後的4~5季後便會開始投產。

FinFET製程與 20nm製程一樣，都有相同的漏電流特點。但前者可提供高達35%的性能提升，而且相較於20nm製程，總功耗可降低多達35%，侯永清表示。

編譯： Joy Teng

(參考原文： TSMC taps ARM's V8 on road to 16-nm FinFET ，by Rick Merritt)