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F2B 3DV製造過程

未來， 3D 超大規模積體電路(VLSI)的系統級晶片(SoC)設計可望直接在單層晶片上打造，不必再採用矽穿孔(TSV)連接堆疊晶片的方式，高通(Qualcomm)工程副總裁Karim Arabi在日前舉行的2015年國際實體設計大會(ISPD 2015)上發表對於 3D 晶片技術進展的看法。

「我們將自家公司的 3D VLSI 技術稱為 3DV ，可使晶片尺寸縮小一半，同時提高產量，」Arabi表示。

Arabi指出，高通的動機來自於智慧型手機市場的龐大佔有率——他預計，在2018年以前市場上將產生180億支智慧型手機，其市佔率將「遠超過所有的電腦與其他電子裝置的總和」。他還強調，即使雲端卸載一些運算密集型應用——如語音辨識——大部份的智慧型手機功能仍存在對於本地處理能力的龐大需求。

高通工程副總裁Karim Arabi指出，下一代SoC可堆疊高達3層，且不需TSV即可降低晶片尺寸與提高產能。

長遠來看，高通正在打造仿照人類大腦的神經處理單元(NPU)，「因為他們非常靈活且高效率，十分適合用於下一代的行動裝置、雲端運算、巨量資料處理、深度學習以及機器學習，」Arabi介紹。但短期內，高通正擴大其普及的SoC性能以及新型的3DV互連與製造技術。

高通目前正打造兩種基本的 3DV 互連方式類型，並期望能在2016年以前展開部署。這兩種新的 3D 互連包括面對面(F2B)與面對背(F2F)兩種類型。

在F2B 3DV製造過程中，(a)底層的製作方式與2D-IC相同。(b, c, d)為了增加另一薄層，首先在底層上沈積矽薄層。(e)頂層的前段製程(FEOL)可再增加一般的垂直穿孔與頂層觸點。(f)最後在後段製程(BEOL)製作頂層。

 
F2F 3DV製程需要晶圓級接合，因而穿孔尺寸必須縮小以符合準確性要求。
（來源：高通）

F2B 3DV製程較容易，因為它並不需要精確接合，而只是在第一層上增加一層矽薄層，利用傳統TSV開始打造第二層。遺憾的是，底層可能利用高達攝氏1,200度的溫度產生，而下一層又得限制溫度，才能免於損壞熔點高達攝氏1,085度的銅互連。

為了解決這個問題，高通利用鎢在第一層上作為互連，其速度較慢，但熔點溫度高達攝氏5,930度。第二個解決方案是限制頂層的溫度，如攝氏625度可能使PMOS降低27.8%的第二層電晶體約性能以及為NMOS降低16.2%。因此，目前採用 F2B 無法達到理想的3D 晶片，它可能犧牲約37%的性能與41%的功率。

另一方面， F2F 允許兩顆晶片使用銅互連以及最佳化性能電晶體，但Arabi指出，其缺點在於F2F需要較大的穿孔尺寸，從而限制了兩個面對面晶圓接合的準確度。然而，高通認為，利用兩種技術的組合，就能夠在層數不受限制的情況下產生完全最佳化的 3DV SoC 。事實上，透過適當的劃分與平面層規劃，Arabi認為，能夠產生更高速、更小型且功耗更低的 3DV 晶片，而且也能在更低的溫度下作業。

根據Arabi 表示，3DV晶片的最終優勢在於只需在底層才使用最昂貴和最新的節點技術。例如，底層上的CPU、GPU和其它高速元件可能必須以10-14nm技術製造，而在更高層上裝載其他功能較不那麼重要的元件，就可以用較負擔得起的技術進行製造，如28nm。他還預測，良率最佳SoC只堆疊兩層，而針對還需在頂層整合RF功能的客戶，則可採用3層設計。

編譯：Susan Hong

(參考原文：3D Qualcomm SoCs by 2016，by R. Colin Johnson)