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新一代現場可編程閘陣列(FPGA)將大幅推升高速數位運算系統效能。因應PCIe、乙太網路(Ethernet)等高速傳輸介面，以及高性能運算(HPC)系統設計需求，Altera近期已率先在20/14奈米FPGA中，內建符合IEEE 754標準的硬式核心浮點運算DSP功能區塊，可在不占用FPGA邏輯資源的前提下，促進每秒浮點運算次數(FLOPS)效能翻倍，進而提升高速數位系統處理效率。

Altera軟體暨DSP產品經理Albert Chang表示，巨量資料(Big Data)時代來臨，不僅大幅推升HPC系統效能要求，亦促進高速傳輸介面技術加速改朝換代，因此FPGA供應商近來正競相加碼研發支援浮點運算功能的新型FPGA SoC，從而增進晶片的邏輯運算速度和複雜演算法支援能力，協助系統業者打造下世代高速數位運算系統。

不過，FPGA SoC設計中，內建DSP功能區塊支援浮點運算所需的電路設計工夫，遠比傳統定點運算形式複雜，因此目前業界大多搭載定點加法器和乘法器，再借用FPGA的可編程邏輯單元實現軟式核心浮點運算功能，或是直接外掛一顆浮點運算DSP，以減輕硬體開發負擔；但是，此種設計須占用較多FPGA邏輯單元資源，所以也增加晶片功耗和電路布線空間，並拉低最高運算時脈，反而讓系統設計人員綁手綁腳，無法真正發揮浮點運算的性能優勢。

舉例來說，採用軟式核心浮點運算架構，FPGA設計人員須配置一千到兩千個可編程邏輯單元支援浮點乘法器和加法器，導致FPGA資源捉襟見肘，且最高時脈速率將明顯不及定點運算模式，影響系統業者導入意願。也因此，Altera遂以專利電路布局技術，搶先在旗下20/14奈米FPGA SoC--Arria 10和Stratix 10中，導入符合IEEE 754規範的高精確度硬式核心浮點運算DSP，以及傳輸速率高達28.3Gbit/s的序列收發器，避免使用FPGA本身的邏輯資源，進而提高整體系統處理效率。

Chang強調，相較於軟式核心方案，FPGA內建硬式核心浮點運算DSP後，將使每瓦性能和處理頻寬倍增，而整體晶片面積僅增加不到1%，甚至可取代架構複雜且成本高昂的特定應用積體電路(ASIC)，進一步實現兼具高效能和低功耗特色的高速數位和各種HPC系統設計。

Chang透露，今年下半年，該公司將攜手合作夥伴利用新款內建硬式浮點運算核心的FPGA方案，強化巨量儲存、雷達、醫療成像，以及各式配備乙太網路和PCIe高速傳輸介面的系統效能。

資料來源:新通訊