正如同其前一代規格，下一代行動記憶體標準(Low Power Memory Device Standard，低功耗記憶體元件標準) LPDDR4 的目標是將資料速率提高一倍的同時也將功耗減半；但記憶體介面標準組織 JEDEC 恐怕要到 2014年才會公布其第一版規格內容；至於 LPDDR3 目前仍在努力擴大市場，目前大多數行動裝置(包括智慧型手機與平板電腦)，仍僅支援LPDDR2。
JEDEC 的JC-42.6低功耗記憶體標準小組委員會主席Hung Vuong表示，該組織正在進行LPDDR4標準擬定的最後階段，目標是在明年正式公佈。而JEDEC也在 8月公佈了更新版的LPDDR3規格(2012年第一季首度發表)，可支援2,133 Mbit/s的資料速率。
LPDDR3 包括寫入均衡(write-leveling)以及指令/定址訓練(command/address training)等主要功能，讓記憶體控制器能在補償訊號扭曲(signal skew)的同時，確定資料輸入建立以及達到時間上(以及指令與定址輸入時間)的要求。
選擇性晶片內部中斷電阻(on-die termination)，提供LPDDR3資料通道一個輕中斷功能，以改善高速信令並將對功耗、系統運作與接腳數(pin count)的衝擊降到最小；此外LPDDR3配備了低I/O電容。
「LPDDR3的挑戰是產品上市時程；」Vuong表示，在LPDDR3規格於2011年著手訂定之前，LPDDR2從公佈到產品上市的時間花了三年。而針對LPDDR4，JEDEC的目標是將LPDDR3的資料速率提高一倍、達到3,200 Mbit/s，同時將功耗降低50%；目前標準小組的挑戰就在於如何降低功耗，並且需要考量到架構、信令與電壓的改變。
Vuong指出，除了資料速率與功耗的改善，元件與系統製造商還需要知道LPDDR4的三件事情；第一是架構的改變，LPDDR4裸晶目前在結構上是一個兩通道x16 DRAM：「這種架構的目的是改善時序收斂(timing closure)，並降低內部DRAM裸晶的功率。」
互連介面也有所改變，LPDDR4的新信令規格採用低電壓擺幅中斷邏輯(low-voltage swing terminated logic)，最大可配置中斷電阻為350 mVpp；此外加入了資料匯流排轉換反向(data bus inversion)，以改善訊號的完整性。第三個大改變是LPDDR4的運作電壓為1.1 V，不過未來可根據需要選擇轉向1.0 V。
「我們的目標是將頻寬性能提升一倍，此外也更嚴謹地看待電源使用模式；」美光(Micron)架構開發總監、JC-42.6小組成員Dan Skinner表示，對行動系統來說，功耗永遠是記憶體架構開發的優先考量，但對PC與伺服器記憶體來說，功耗的重要性遠不及成本與性能(這方面隨著資料中心的節能趨勢其實也有所改變)。
此外，由於電池的外觀通常是不會改變，因此也讓記憶體設計必須強調功耗問題，也亟需要有所改善。Skinner表示，目前他們有最小的性能目標：「一旦該性能水準已經達成，在最佳功耗上達到該水準將會是第一優先。」
Vuong 表示，LPDDR4規格的發表日期尚未確定，JEDEC JC-42.6小組仍在努力中，且也不排除將資料速率提升至4,266 Mbit/s。
編譯：Judith Cheng
(參考原文： LPDDR4 Remains a Work In Progress，by Gary Hilson)
資料來源:電子工程專輯
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